前言：

硅通孔（TSV）正面临一个尴尬的拐点，越往下微缩，成本越高，良率越低，电气性能反而不一定更好。围绕TSV技术本身，设备、材料、基板选择等环节都在发生变化，一些新的卡位机会正在浮出水面。

作者 | 方文三

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悖论一：爆发式增长但有效供给受限

TSV技术通过在硅芯片上垂直打孔并填充铜等导电材料，实现了芯片内部垂直方向的电气互连。

形象地说，TSV就像是给城市建了地铁，让信号可以[穿]过硅片，而不是在表面绕路。

这种垂直互连带来的优势是显而易见的，信号传输距离大幅缩短，芯片的功耗显著降低，带宽和集成密度则大幅提升。

Global Market Insights 报告显示，2025年全球TSV市场规模达到31亿美元，预计2026-2035年期间年复合增长率将高达22.5%，远超半导体行业整体增速。

这一增长主要由AI算力需求驱动，HBM作为AI GPU的标配，其内部每一层DRAM芯片都需要通过TSV实现垂直互连，单颗HBM3E芯片就包含超过10万个TSV通孔。

与此同时，2.5D/3D先进封装在高性能计算、自动驾驶、高端图像传感器等领域的加速渗透，进一步放大了对 TSV技术的需求。

然而，与爆发式需求形成鲜明对比的是有效供给的高度受限。

TrendForce 数据显示，2024年全球HBM TSV月产能仅为26.5万片，其中三星和SK海力士各占12万片，美光占2.5万片，三家企业垄断了全部市场份额。

台积电的CoWoS封装产能同样紧张，2025年约为7.5万片/月，2026年底预计提升至12-13万片/月。

但英伟达一家就预订了超过一半的产能，订单已排至2026年底。

这种供需失衡的背后，远非简单的产能不足，而是[合格产能]的极度稀缺。

TSV制造涉及晶圆减薄、键合等十余道精密工序，每一步都要求纳米级的精度控制。

特别是高深宽比通孔的铜填充工艺，稍有不慎就会出现空洞、缝隙等缺陷，直接影响芯片的可靠性和良率。

目前，全球能够稳定量产高端TSV产品的企业不超过10家。

关键设备如TSV刻蚀机、电镀设备几乎被应用材料、泛林半导体、东京电子等少数国外厂商垄断，设备交付周期普遍超过12个月。

需求在云端狂奔，产能却在地面爬行，这种结构性矛盾短期内难以根本缓解。

悖论二：尺寸微缩需要付出的代价

行业对高带宽、高集成度的极致追求，正推动TSV技术向着更小尺寸、更高深宽比的极限持续突进。

从HBM3到HBM4，芯片堆叠层数从8层跃升至12层乃至16层，单颗芯片的TSV数量从数千个暴涨至数万个。

孔径从传统10μm以上压缩至5μm以内，深宽比从10:1攀升至20:1，更向着50:1的行业极限发起冲击。

TSV的每一次微米级收缩，都是一场成本、良率与性能的极限拔河，三重核心壁垒，正成为制约其进阶的关键枷锁。

①指数级攀升的成本困局：TSV制造是高度复杂全流程工艺，每一步都对精度有着极致要求，而尺寸微缩，会让工艺难度与制造成本呈指数级上涨。

数据显示，TSV相关工艺占HBM封装总成本的近30%，其中仅通孔刻蚀就占TSV总成本的44%，通孔填充环节占比25%，微缩带来的成本压力可见一斑。

②全流程的良率与可靠性危机：尺寸微缩将每一个工艺环节的微小偏差，都放大为最终的良率损失。

③难绕开的应力壁垒：铜与硅的热膨胀系数天然存在差异，孔径越小、深宽比越高，TSV对硅基体的拉伸应力就越集中。

不仅会造成晶圆翘曲、开裂，更会影响周边晶体管性能，催生[TSV禁入区]。

④高频高损耗瓶颈：随着频率迈入毫米波频段，叠加HBM4对带宽的极致要求，这种损耗还会被进一步放大，成为锁死系统性能的关键枷锁。

与此同时，3D堆叠中TSV本应承担热传导功能，可高密度、小尺寸的TSV阵列反而抬升了垂直热阻，堆叠芯片的热量无法有效散出，形成[散热压力锅]效应。

而芯片温升又会进一步加剧信号损耗与可靠性风险，形成难以破解的恶性循环。

方寸硅片上的TSV微缩之路，成了[螺蛳壳里做道场]的博弈。

悖论三：越大的尺寸越能扛住算力挑战

半导体行业素来信奉[特征尺寸越小，技术越先进]，而TSV技术却走出了一条反潮流的进阶之路。

传统TSV直径多为5-10μm、深度 50-100μm，下一代面向高端算力的TSV，直径可达50μm、深度直达300μm。

更大的尺寸，恰恰是破解高端算力瓶颈的核心密钥。

这条反向突围的路径，源于小尺寸TSV的天然局限。

小型TSV虽适配移动通信、DRAM集成等低频低功耗场景，却扛不住AI、高性能计算对大电流、高散热、宽带宽的极致要求。

尺寸过小，不仅抬升电阻损耗、劣化高频信号完整性，更会因散热不足给堆叠热敏元件带来严峻挑战。

加之当前TSV纵横比已逼近制造极限，继续微缩既保不住量产良率，更控不住制造成本。

放大尺寸，成了唯一可行的破局之路。

事实上，TSV早已形成跨度极大的全尺寸谱系，在芯片体系中各司其职。

2nm及以下先进工艺中，不足100nm的纳米TSV，为芯片背面供电网络筑牢根基，最高可降低30%功耗，同时释放正面布线资源。

硅中介层里，5-20μm的TSV承担核心互联功能；HBM内存内部，TSV更是微缩至2-5μm，实现高密度堆叠。

不同尺寸的TSV，对应着不同的功能定位，也承载着不同等级的制造挑战。

破玄：困局里的核心卡位机会

TSV是撬动全球半导体产业重构的核心支点，更是中国芯片产业打破海外长期技术垄断、实现换道超车的关键密钥。

这场以TSV为核心的3D封装革命，真正的长期价值藏在技术落地全链路的痛点解决之中。

垂直互连的深度，决定了算力跃升的高度。

①良率工程：TSV规模化落地的核心瓶颈，从来不是设计能力，而是全流程良率管控。

多die堆叠时代，测试与良率优化已是封装环节的核心生产力。

KGD全流程测试体系、TSV缺陷冗余修复、AI驱动的纳米级缺陷在线检测，每一环都是决定TSV方案盈利的关键。

②材料与结构创新：TSV的热失效难题，本质是材料与结构的困局。

车规级失效案例早已印证，热管理能力是TSV从消费级算力向车规、工业级场景规模化落地的第一道门槛。

高导热填充材料、新型热界面材料、芯片嵌入式微流控冷却等方向，都将诞生百亿级市场机会。

国内厂商已实现核心技术跨越正从跟跑向并跑稳步迈进，专用热TSV这条全新细分赛道，更是本土企业差异化突围的绝佳窗口。

③技术融合深化：随着TSV孔径逼近物理极限，<10μm 工艺难度呈指数级上升，下一代互连技术已快速崛起。

混合键合以无凸点互连实现更高密度垂直互联，单片3D集成的MIV通孔尺寸比TSV小2个数量级，彻底突破其物理极限。

TSV将与混合键合、光子集成技术深度结合，台积电SoIC-X、英特尔FoverosDirect已实现铜-铜直接键合，键合间距缩至0.1μm。

未来将向[1nm+3D封装]的方向持续演进，实现更高密度、更低寄生效应的垂直互连。

④设备与材料：TSV产业链的核心壁垒，集中在上游设备与材料环节。

深硅刻蚀机、高精度电镀设备、纳米级对准检测设备，单台核心设备售价可达数百万美元，长期被海外厂商垄断。

低k介质材料的应用，将减少TSV的寄生电容。

碳纳米管、石墨烯等新材料，有望成为铜互连的替代方案。

玻璃基板（TGV）凭借低介电常数的优势，将在射频与光电子封装领域实现规模化应用。

极高的门槛既划定了产业护城河，也意味着巨大的国产替代空间，是中国先进封装突围的核心抓手。

⑤封装平台与生态：TSV 只是封装架构的局部结构，真正的系统级价值，在于封装平台与生态的掌控力。

从台积电CoWoS、InFO到三星 I-Cube、H-Cube，谁掌握了标准化封装平台，谁就握有产业链议价权。

围绕硅中介层设计、Chiplet互连标准、封装平台生态构建的系统级机会，将诞生先进封装时代的新龙头。

⑥新兴应用与制造服务：除HBM核心战场外，车规级TSV是确定性最高的增量赛道，国内已有厂商登顶全球细分龙头。

纳米级TSV与背面供电技术，更是卡位下一代先进制程的关键。

MicroLED领域，TSV能解决散热与亮度均匀性问题，成为AR/VR设备商业化的关键支撑。

L4/L5级自动驾驶的激光雷达，依赖高可靠性的TSV封装。

可植入式神经探针等生物医疗设备，需要TSV实现器件微型化。

AIoT与边缘计算场景，3DSoC将推动TSV在无人机、AR眼镜等设备中的大规模应用。

头部代工厂产能被国际大厂包揽的供需错配，也让国内厂商在细分赛道代工、一站式异构集成服务领域拥有广阔空间。

卡脖子的隘口，正是换道超车的起点；全链路的深耕，方能成就产业突围的胜局。

结尾：

为了突破算力密度的物理极限，整个系统必须支付更高的封装成本、更复杂的工艺管控、更严苛的全流程验证，这是高端算力升级必须缴纳的[算力密度税]。

这也决定了TSV不会普及到所有芯片场景，将长期存在于高端算力、高价值密度的应用场景中，其应用边界将由[性能-成本比]动态决定。

部分资料参考：半导体行业观察《反潮流的TSV》，机工电子：《干货丨TSV技术正掀起半导体第三次产业革命：谁在卡位？未来如何布局？》，半导体产业纵横：《TSV，太难了》