过去几年里，大模型训练和高性能计算把整个计算栈的带宽都往极限推了一遍。片内有巨大的寄存器和 SRAM，在极高频率下持续向算力单元塞数据；封装里堆满了 HBM，通过超宽总线可以在一秒内就把数以 TB 的数据推到每一张算力卡上；卡与卡之间，还有 NVLink 或类似的专用互连，把一整机甚至一整柜的 GPU 紧密联系在一起。只从芯片或单卡的角度看，带宽早已是一片跑满的景象。
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但把视角稍微拉远一点，回到整机和机架这个尺度，很容易发现还有一个制约高性能计算的瓶颈存在，那就是负责 CPU、GPU、各类加速卡、SSD、网络设备之间通用互连的 PCIe。
算力的瓶颈，卡在了 PCIe
SRAM、HBM、NVLink 解决的是单卡内部和卡与卡之间的局部问题，而真正把这些算力和存储资源组织成一台服务器、乃至一个集群的，还是要依靠那些 PCIe 通道。
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在 AI 服务器里，CPU 需要通过通路去管理和调度 GPU、NPU，还要连接本地和远端存储、网络接口以及未来的 CXL 内存扩展设备，这些通路大多最终都落在 PCIe 上。训练时，海量数据从存储系统中不断读入，再通过加速卡被送入 HBM；推理时，前端的网络流量在网卡和 DPU 之间穿梭，最终抵达 GPU，PCIe 的速度决定了管理和调度的效率，这也是整套系统中目前速度最慢的一个环节。
在这种背景下，提升 PCIe 本身的天花板就成了绕不过去的一步。近日，PCI-SIG 公布的 PCIe 8.0 规范，目标就是奔着提速、提效来的。
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按照目前披露的信息，PCIe 8.0 计划把每条通道的数据速率提升到 256.0GT/s，在 x16 配置下实现双向合计最高 1TB/s 的理论带宽，并延续一贯的向后兼容传统。相比 PCIe 7.0 的 128.0GT/s 和 x16 双向 512GB/s，再次完成速度翻倍的目标，如果是对比目前行业已经在广泛使用的 PCIe 5.0，速度更是提升了 8 倍。
往后退一步，在 PCIe 8.0 规范下，单条 x4 或 x8 链路就能提供今天 x16 Gen5 级别甚至更高的带宽，那么主板设计时也可以更加精细地去分配通道，把有限的资源留给更多设备，而不至于被少数几个带宽大户全部占满。
从纸面标准到实际硬件，可能还要等十年
说完标准和意义，还得回到实际运用的问题上，那就是规范推进得再快，硬件什么时候能真正落地？
我们可以用 PCIe 6.0 来作为参照，这个标准早在 2021 年就已经定稿，按时间算，距今已经过去了近 5 年时间，但如果看看市场上的实际产品，你会发现支持 PCIe 6.0 的设备才刚刚露面。
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今年二月，美光宣布开始量产新一代企业级 SSD，采用 PCIe 6.0 接口，在 x4 接口下可实现最高约 28GB/s 顺序读取带宽，顺序写入约 14GB/s，随机读取性能高达 5.5 百万 IOPS，相比现有 PCIe 5.0 企业级 SSD 的读写性能大致提升一倍左右。
这一代新产品主打 AI 与数据中心场景，而非消费级 PC，为了在机架高密度部署下控制散热，美光还首次提供了原生液冷支持，其中 E1.S 版本可直接集成到机柜级液冷方案中。
最重要的一点是，美光就是业界首个量产 PCIe 6.0 SSD 的厂商，可见这个标准从定稿到产品量产之间的时间跨度有多大。
既然支持 PCIe 6.0 的设备才刚刚露面，真正能提供 PCIe 6.0 通道的新一代 EPYC 或其他服务器处理器，最快也要从今年年底到未来一两年内才会逐步铺开。在 PCIe 6.0 都还没能铺开的情况下，PCIe 8.0 的时间表自然也不可能快进。
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目前，PCIe 8.0 规范才刚刚推进到 0.5 版本草案（整合了去年 9 月发布 0.3 版本草案后 PCI-SIG 成员收到的所有反馈），这是第一份相对完整的规范草案，电气、逻辑、兼容性和软件等核心框架基本成形。按照 PCI-SIG 的公开说法，正式的 1.0 版的发布目标定在 2028 年前后。
从以往几代标准的经验来看，规范发布之后往往需要两年左右，才能看到相应的测试设备在超算中心小规模部署，通常又要多等两年，才能真正开始量产，从量产到真正铺开到更广泛的企业数据中心又需要一两年时间。
把这个时间表套到 PCIe 8.0 上，大致可以做出这样的推断：如果一切顺利，最早在 2030 年前后，才有机会看到接入 PCIe 8.0 设备的服务器出现在少数尖端 AI 集群中；而要等到这代接口在更大范围内被采用，乃至成为新一代高端服务器的标配，则很可能已经是 2030 年代前中期的事情了。
如果从我们身处的 2026 年来算，那至少也是 8、9 年后的事情了，而且这还是建立在一切顺利的基础之上。
或许很多人会觉得奇怪，6.0 的设备刚刚起步，7.0 的硬件还没影子，8.0 就已经在路上，这是不是有点纸上谈兵？但如果从产业链内部的角度去看，这种规范超前两代的节奏反而是必需的。CPU、GPU、控制器芯片的研发和验证周期，本身就是五年以上的长跑，如果没有一个明确的标准路线图，平台厂商没有办法为 2030 年之后的产品线做规划，尤其是在 AI 大规模训练和推理对 I/O 提出的需求还在快速增长的情况下，PCI-SIG 把 8.0 标准尽早确定下来，就是在给整个生态定下未来十年的发展方向。
外有 CXL 蚕食，内有物理极限逼近
规范走在前面，产品慢慢落地。不过在 AI 快速发展，对带宽需求极高的情况下，接下来的十年里 PCIe 还是不是那个不可动摇的系统 I/O 中枢，这一点需要打上一个问号了。
或许 CXL 是最接近的一位。它在物理和链路层沿用 PCIe，但在协议语义上更偏向内存访问，能够做到内存一致性和更灵活的地址空间管理。这让 CXL 很适合做内存池化、内存扩展，以及与 CPU 深度协同的加速卡互连。对于未来的 AI 服务器来说，这意味着越来越多原本接在 PCIe 上、以外设身份出现的板卡，会以 CXL 设备的形式出现，甚至直接参与到系统内存空间中。
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不过，PCI-SIG 在 8.0 的资料里已经多次提到要评估新型连接器技术，同时也在推动更先进的 PCB 材料和布局规范。其实这也很好理解，随着信号速率一代代提升，传统铜线在损耗、串扰、反射等方面的问题也越来越严重，越来越难以通过简单加厚铜箔来解决，或许能够从根本上改变 PCIe 形态的，很可能还是它自己。
